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Convert. freq. rif. da 10 MHz a 22,625 MHz

Elettronica lineare e digitale: didattica ed applicazioni

Moderatori: Foto UtenteBrunoValente, Foto Utentecarloc, Foto UtenteIsidoroKZ, Foto Utenteg.schgor

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[1] Convert. freq. rif. da 10 MHz a 22,625 MHz

Messaggioda Foto UtenteMarcoD » 12 giu 2024, 15:49

Ho un RTX Yaesu FT897, ormai vecchio di 20anni, che ha l'oscillatore interno a 22,625 MHz che pilota i vari stadi di conversione della supereterodina a varie conversioni.
Lo adopero insieme a un transverter 430>2370 MHz che è già predisposto per un riferimento esterno a 10MHz.

Per migliorare la stabilità, vorrei riferire la frequenza a un segnale di un oscillatore stabilizzato dal GPS (GPSDO gps disciplinated oscillator). Di solito gli oscillatori GPSDO economici che vorrei adoperare hanno una frequenza di uscita fissa pari a 10 MHz.
Quindi mi serve una basetta con un circuito che ricevendo 10 MHz ne esce con 22,625 MHz.

Nel web si trovano vari generatori di segnale con DDS con uscita impostabile da 1 a fino a 40 MHz, ma hanno un oscillatore interno TCXO a una frequenza diversa da 10 MHz.
Sono anche conscio che le varie miscelazioni di segnali aumentano l'instabilità a breve termine (jitter) che peggiora la ricezione.

Non consigliatemi di comprare un nuovo Yaesu FT991A (oppure un Icom IC-9700 ) che hanno già un ingresso BNC per un riferimento esterno a 10 MHz, se no finirebbe il divertimento nel valutare le soluzioni.

E non consigliatemi di comprare un GPSDO che ha già una o due uscite di frequenza programmabile come questo:
https://www.leobodnar.com/shop/index.ph ... &cPath=107

Qualunque altro suggerimento sarebbe gradito. O_/
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[2] Re: convert. freq. rif. da 10 MHz a 22,625 MHz

Messaggioda Foto Utenteboiler » 12 giu 2024, 15:54

AD9517-*
(l'ultima cifra del codice dipende dalla frequenza del VCO interno)

Usato piú volte ed è un componente molto carino e versatile.
Non è però il piú semplice da gestire e ti serve sicuramente un PCB e un microcontroller per controllarlo.

Se ti serve una mano per programmarlo o per dimensionare il circuito attorno ad esso, ti aiuto volentieri.

Boiler
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[3] Re: convert. freq. rif. da 10 MHz a 22,625 MHz

Messaggioda Foto Utenteboiler » 12 giu 2024, 16:19

Dovrebbe andar bene proprio l'AD9517-3 che ho linkato.

VCO a 1810 MHz.
Main divider: 2
Divider 1: 10
Divider 2: 4
--> Uscita a 1810 / (2*10*4) = 22.625 MHz (jitter dalle parti dei 300 fs RMS :mrgreen: )

Per avere il VCO a 1810 MHz con un riferimento di 10 MHz in ingresso:
Divider R = 1
Prescaler P = 4
Counter B = 45
Counter A = 1
Modalità: dual modulus

Se vuoi te lo simulo per convalidare la fattibilità.

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[4] Re: Convert. freq. rif. da 10 MHz a 22,625 MHz

Messaggioda Foto Utenteboiler » 12 giu 2024, 18:09

È fattibile:

ADIsimCLK ha scritto:
Codice: Seleziona tutto
Design1 analysed at Wed Jun 12 18:02:52 2024

Clock Chip is AD9517-3
VCO is AD9517-3
Reference is custom


Loop Filter specified by: Phase Margin
   Design Objective:  Loop Bandwidth:  100kHz   Phase Margin: 45.0 deg
   Simulation Result: Loop Bandwidth: 100kHz   Phase Margin:  45.0 deg

Power Dissipation Estimate
Core          131mW
PLL          75mW
VCO          70mW
Ref single      4.0mW
VCO Div       30mW
OUT6         100mW
Total Power      410mW

OUT6: 
  Frequency: 22.6250MHz
  Broadband Jitter (>1kHz) =  452fs rms
    SNR =  70.93dB  ENOB =  11.82bits
      at IF Freq =  100MHz
  Integrated Phase Noise from  100kHz to 1.25MHz
    Timing Jitter =  251fs rms
    Phase Jitter EVM = 0.0036 %rms
    Phase Jitter =   0.002 degrees rms
    ACI / ACR =  -92.0dBc
  Delay from Ref to OUT6 is 1.29ns

Frequency Domain Analysis of PLL
  Analysis at PLL output frequency of 1.81GHz

Phase Noise Table 
Freq   Total   VCO   Ref   Chip   Filter
100    -106.8    -142.8    -254.8    -106.8    -175.2 
1.00k   -106.8    -131.1    -254.8    -106.8    -155.2 
10.0k   -106.4    -119.4    -254.6    -106.6    -135.3 
100k   -103.2    -109.1    -252.5    -104.5    -121.3 
1.00M   -128.5    -128.9    -287.2    -139.2    -155.3 

       ----    End of Frequency Domain Results   ----

Transient Analysis of PLL
  Power up transient to frequency of 1.81GHz
  Simulation run for 51.3us

Frequency Locking
  Time to lock to 1.00kHz is 23.4us
  Time to lock to 10.0 Hz is 31.6us

Phase Locking (VCO Output Phase)
  Time to lock to 10.0 deg is 15.5us
  Time to lock to 1.00 deg is 21.9us

Lock Detect Threshold
  Lock Detect output did not pass 2.50 V

       ----    End of Time Domain Results   ----

       ----    Summary of Settings   ----


PLL Setup
   Min Freq   1.81GHz
   Max Freq   1.81GHz
   PD Freq.   10.0MHz
      Ref Divider   1
   Design Freq   1.81GHz

Reference   custom
   Frequency   10.0MHz
   Phase Noise   None



VCO   AD9517-3
   Tuning Law   Multiband
   Phase Noise   Table
      PN Floor   -149 dBc/Hz

Chip - PLL   AD9517-3
   Main Divider
      Prescaler P   8
      Min ctgs div.   Not Used
      Counter Bits   13
      Min value   1
      Max Freq.   2.40GHz
      Max PS Out Freq    300MHz
      Min Freq.   0Hz
      N Delay    220ps
   Ref Divider
      Counter Bits   13
      Min value   1.00
      Max Freq.    250MHz
      Min Freq.   0Hz
      R Delay    220ps
   Phase Detector   Charge Pump
      CPRset   5.10k
         Vx   24.5 V
         R0   0
         CPRset Min   2.70k
         CPRset Max   10.0k
         CPRset Nom   5.10k
      CP Current   4.80mA
      Polarity   positive
      Leakage   0A
      AB Pulse   Not Used
      Vsupply   5.00 V
      Vmin   0V
      Vmax   5.00 V
      Max Freq.    100MHz
      PN Floor   -222 dBc/Hz
   Lock Detect   None

Loop Filter   CPP_2C
   Specify:   Phase Margin
   Loop Bandwidth    100kHz
   Phase Margin   45.0 deg
   Zero Loc.   41.4kHz
   Pole Loc.    241kHz
   C1    878pF
   R1    876 
   C2   4.39nF





Clock Dist.   
   Input Freq   1.81GHz
   Divider Output    905MHz
      Master Divider   2
   OUT6   OUT6
      Frequency   22.625MHz
      Div. Group   Active
         Total div N   40
         Divider 1   Active
            div N   2
            Duty Cycle   50.0%
               High Cycles   1
               Low Cycles   1
            State t<0   Low
            Phase Offset   0
         Divider 2   Active
            div N   20
            Duty Cycle   50.0%
               High Cycles   10
               Low Cycles   10
            State t<0   Low
            Phase Offset   0
      Duty Cycle Corr.   Enable
      Delay   Bypassed
      Output   CMOS
         Max Frequency    250MHz

Timing An.   
   Start Time   0s
   Stop Time   17.7ns

FreqDomain
   Min Freq   1.00kHz
   Max Freq    100MHz
   Pts per Decade   10
   Analysis at   1.81GHz

TimeDomain
   Type   Power On
   Frequency   1.81GHz
   Stop Time   51.3us
   Max Time Step   5.00ns
   VCO Autocal.   enable
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